（觀察者網(wǎng)訊）1月25日中午，英特爾官微發(fā)布消息宣布，該公司已實(shí)現(xiàn)基于業(yè)界領(lǐng)先的半導(dǎo)體封裝解決方案的大規(guī)模生產(chǎn)，其中包括英特爾突破性的3D封裝技術(shù)Foveros。

公司方面表示采用Foveros封裝技術(shù)的芯片將在英特爾最新完成升級(jí)的美國(guó)新墨西哥州Fab 9芯片工廠投產(chǎn)。這意味著，英特爾已經(jīng)準(zhǔn)備好挑戰(zhàn)臺(tái)積電在先進(jìn)封裝方面的領(lǐng)先地位。

據(jù)悉，此次投入量產(chǎn)的英特爾3D先進(jìn)封裝技術(shù)Foveros在處理器的制造過(guò)程中，能夠以垂直而非水平方式堆疊計(jì)算模塊。此外，F(xiàn)overos讓英特爾及其代工客戶能夠集成不同的計(jì)算芯片，優(yōu)化成本和能效。

英特爾宣稱，這個(gè)量產(chǎn)技術(shù)的突破為公司下一階段先進(jìn)封裝技術(shù)創(chuàng)新奠定了基礎(chǔ)，同時(shí)也意味著公司在“后摩爾時(shí)代”，推進(jìn)在單個(gè)封裝中集成多個(gè)“芯粒”（chiplets）的異構(gòu)芯片生產(chǎn)中獲得了速度更快成本更低的技術(shù)路徑，為以后實(shí)“現(xiàn)單個(gè)封裝中集成一萬(wàn)億個(gè)晶體管，并在2030年后繼續(xù)推進(jìn)摩爾定律”創(chuàng)造了條件。

什么是Foveros，采用Forveros有什么好處

此次提到的英特爾Foveros技術(shù)是一種3D IC技術(shù)，也即一種3維集成電路。采用這種技術(shù)的芯片將和傳統(tǒng)芯片在結(jié)構(gòu)上有質(zhì)的不同。

傳統(tǒng)集成電路的制造方式是將晶圓經(jīng)多次光掩模處理，將其光掩模上的電路克隆到每一層晶圓上。然后再進(jìn)行刻蝕、摻雜等工序制成具有多層線路與器件的IC晶圓。最后將晶圓交給后段進(jìn)行測(cè)試、切割、封裝，以制成實(shí)體的集成電路成品。這導(dǎo)致了不同功能的芯片只能集成在基板，而不能融合成一顆芯片。

這樣的設(shè)計(jì)雖然獲得了巨大的成功，但是隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展和AI大數(shù)據(jù)需求提升。傳統(tǒng)設(shè)計(jì)在面對(duì)大數(shù)據(jù)和AI需求時(shí)，在數(shù)據(jù)搬運(yùn)、處理和功耗控制方面并不友好。相關(guān)運(yùn)算過(guò)程中大量數(shù)據(jù)搬運(yùn)本身就會(huì)導(dǎo)致大量發(fā)熱，同時(shí)基板的數(shù)據(jù)傳輸速度會(huì)限制芯片的處理能力。

而以Foveros為代表的先進(jìn)封裝則改變了芯片的通過(guò)基板連接方式。使用先進(jìn)封裝技術(shù)的芯片通過(guò)硅通孔、橋接器、硅中介層或?qū)Ь€層可以實(shí)現(xiàn)不同芯片之間完成更大規(guī)模串聯(lián)，然后再封裝成一顆芯片。這也就意味著存儲(chǔ)芯片可以更快處理更多數(shù)據(jù)。

這種在一個(gè)芯片上集成多種不同材料、不同結(jié)構(gòu)和不同功能元件的一體化技術(shù)也被稱為異構(gòu)/異質(zhì)集成技術(shù)。

不同于2.5D封裝，3D 封裝不采用硅中介層

具體來(lái)說(shuō)，F(xiàn)overos采用的是3D堆疊芯片技術(shù)路徑，3D堆疊不同于其他如2.5D堆疊路線，不需要采用中介層才能實(shí)現(xiàn)各種不同功能芯片的連接。而是只需要透過(guò)硅穿孔（Through-Silicon Via,TSV）技術(shù)與微凸塊（micro-bumps）搭配，就可以把不同的邏輯芯片堆疊起來(lái)。通過(guò)實(shí)現(xiàn)包括“近存運(yùn)算”布局等方式進(jìn)一步提高了數(shù)據(jù)處理速度，減少了能量耗散。但要實(shí)現(xiàn)相關(guān)工藝并不容易，根據(jù)英特爾2019年披露信息顯示，F(xiàn)overos的凸塊接點(diǎn)的間距（pitch）僅有約36微米，提高其良品率非?？简?yàn)英特爾的生產(chǎn)技術(shù)了。

TSV（硅通孔）工藝將多層平面進(jìn)行堆疊互連 圖片來(lái)源：開(kāi)源證券

對(duì)此，英特爾此前曾非常自豪將其稱為“臉貼臉（Face-to-Face）”的封裝，強(qiáng)調(diào)它的封裝特點(diǎn)。

為什么需要全新技術(shù)路徑的芯片

事實(shí)上，發(fā)展全新技術(shù)路徑的芯片已經(jīng)成為業(yè)內(nèi)的共識(shí)。在先進(jìn)芯片領(lǐng)域，我們事實(shí)上已經(jīng)進(jìn)入了“后摩爾時(shí)代”。

摩爾定律是一個(gè)對(duì)很多人來(lái)說(shuō)耳熟能詳?shù)脑~匯。摩爾定律是英特爾創(chuàng)始人之一戈登·摩爾的經(jīng)驗(yàn)之談，其核心內(nèi)容是：集成電路單位面積上可以容納的晶體管數(shù)量每18個(gè)月到24個(gè)月就會(huì)增加一倍，與此同時(shí)功耗和價(jià)格不變。換言之，芯片的性能大約每?jī)赡攴槐?，同時(shí)單位性能對(duì)應(yīng)的價(jià)格減半。

在他的預(yù)測(cè)中，摩爾定律的實(shí)現(xiàn)有兩個(gè)關(guān)鍵要素：價(jià)格和單位面積晶體管數(shù)量。但是隨著半導(dǎo)體技術(shù)的發(fā)展，這兩者的發(fā)展都很難再繼續(xù)延續(xù)摩爾定律的預(yù)言。

根據(jù)《Chiplet Heterogeneous Integration Technology—Status and Challenges》，引用IBS數(shù)據(jù)測(cè)算，在22納米工藝制程之后的每一代技術(shù)設(shè)計(jì)成本增加均超過(guò)50%。7納米工藝的總設(shè)計(jì)成本約3億美元，而3納米工藝總設(shè)計(jì)成本將增加5倍，達(dá)到15億美元。此外中芯國(guó)際招股書中引用IBS數(shù)據(jù)表明，集成電路制造的設(shè)備投入也呈大幅上升的趨勢(shì)。其中，5納米技術(shù)節(jié)點(diǎn)投資成本約155.6億美元，約為28納米的四倍。

ASML EUV光刻機(jī) 圖片來(lái)源：ASML官網(wǎng)

此外，由于單位面積晶體管數(shù)量快速上升，晶體管特征尺寸縮小到10nm以下，量子隧穿效應(yīng)導(dǎo)致漏電愈發(fā)嚴(yán)重。同時(shí)良率的技術(shù)限制（例如光刻機(jī)掩模尺寸），現(xiàn)有的單片集成提升變得難以為繼。所以先進(jìn)芯片需要新的工藝來(lái)升級(jí)和擴(kuò)展芯片功能和性能。

近年來(lái)AI的發(fā)展也迫使人們尋求更快速處理數(shù)據(jù)的芯片方案。深圳大學(xué)校長(zhǎng)毛軍發(fā)院士在去年7月底的2023年全國(guó)虛實(shí)融合交互大會(huì)上做報(bào)告時(shí)候就提到了，近幾十年平均下來(lái)，處理器的峰值算力每?jī)赡暝鲩L(zhǎng)3.1倍，而動(dòng)態(tài)存儲(chǔ)器的帶寬每?jī)赡暝鲩L(zhǎng)1.4倍，存儲(chǔ)器的發(fā)展速度遠(yuǎn)落后于處理器，相差1.7倍。現(xiàn)有的TB級(jí)帶寬難以滿足P級(jí)和E級(jí)算力需求（1P相當(dāng)于每秒1000萬(wàn)億次計(jì)算速度，1E是指每秒能做100億億次數(shù)值運(yùn)算），未來(lái)數(shù)據(jù)的讀取存儲(chǔ)速度將決定超級(jí)計(jì)算機(jī)以及超級(jí)AI的性能上限。將存儲(chǔ)芯片和運(yùn)算芯片直接連接的異構(gòu)集成芯片將可以極大的緩解存儲(chǔ)讀取速度慢的難題。

所以為了以更低成本實(shí)現(xiàn)芯片性能的根本性提升，基于先進(jìn)封裝和異構(gòu)集成技術(shù)為芯片未來(lái)發(fā)展方案被視作超越摩爾定律的最主要技術(shù)方向。

先進(jìn)封裝未來(lái)已至

隨著先進(jìn)封裝技術(shù)在近年來(lái)的逐步成熟，現(xiàn)有世界半導(dǎo)體巨頭都在不斷推進(jìn)包括2.5D和3D堆疊芯片在內(nèi)的先進(jìn)封裝芯片產(chǎn)業(yè)化應(yīng)用。英偉達(dá)、AMD等公司甚至已經(jīng)將先進(jìn)封裝視作高級(jí)AI芯片的一種標(biāo)配。

英偉達(dá)近年推出的包括H100、H200芯片在內(nèi)的多種頂級(jí)AI芯片均采用了臺(tái)積電成熟的CoWoS 2.5D封裝技術(shù)。而AMD旗下的MI300X AI芯片則混合使用了臺(tái)積電的2.5D和3D封裝技術(shù)。

AMD MI300X芯片發(fā)布 圖片來(lái)源：AMD

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